verilog怎么实现串入并出

看到书上 dout<={dout,din}来实现串入并出，怎么实现的，dout也是在时钟节拍依次输出，怎么理解是并出，还是像每个时钟输出一次，另外右侧比左侧多一位是怎么操作

这就是拼位嘛；你的代码肯定没贴全撒；还有一段代码来控制并多少bit，也就是多少周期输出一次dout；

可能是这样的意思吧：
reg [n:0] dout ;
always @ ( posedge clk or nengdge rst )
begin
  if( rst )
     dout <= { n{1'b0}};
  else
     dout<={dout[(n-1):0],din} ;
end
然后在加上楼上说的控制nbit输出一次数据的逻辑。

这个就是周润景书上完整的一段代码，刚刚接触Verilog，不是太明白

这书写的有点水

书上写的不对吗

这个串并转换的代码，只是用于讲解串并转换这个概念，旨在说明：串行输入每一个上升沿打一拍数据到寄存器中，从而得到并行的数据dout[4:0],而在实际的电路设计中，还需完善后续设计,如果像上述代码在遇到一个上升沿就输入输出一拍数据，这对于串并转换的通常情况就没有意义了。

   对对对，知意而忘言

use simulation tool practice it

并处不就是多个管教吗

这书写的有点水