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双沿输出的时序约束

时间：10-02 整理：3721RD 点击：

有人能说说双沿输出的时序约束吗?有例子最好了

记得XILINK有工具可以约束。
约束完可以看一下它的语法。

可以直接使用 ODDR of Xilinx IO Component at Language Templates,
Ex:
ODDR #(
   .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"
   .INIT(1'b0), // Initial value of Q: 1'b0 or 1'b1
   .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_inst (
   .Q(Q), // 1-bit DDR output
   .C(C), // 1-bit clock input
   .CE(CE), // 1-bit clock enable input
   .D1(D1), // 1-bit data input (positive edge)
   .D2(D2), // 1-bit data input (negative edge)
   .R(R), // 1-bit reset
   .S(S) // 1-bit set
);

可以直接使用 ODDR of Xilinx IO Component at Language Templates,
Ex:
ODDR #(
   .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"
   .INIT(1'b0), // Initial value of Q: 1'b0 or 1'b1
   .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_inst (
   .Q(Q), // 1-bit DDR output
   .C(C), // 1-bit clock input
   .CE(CE), // 1-bit clock enable input
   .D1(D1), // 1-bit data input (positive edge)
   .D2(D2), // 1-bit data input (negative edge)
   .R(R), // 1-bit reset
   .S(S) // 1-bit set
);

可以直接使用 ODDR of Xilinx IO Component at Language Templates,
Ex:
ODDR #(
   .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"
   .INIT(1'b0), // Initial value of Q: 1'b0 or 1'b1
   .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"
) ODDR_inst (
   .Q(Q), // 1-bit DDR output
   .C(C), // 1-bit clock input
   .CE(CE), // 1-bit clock enable input
   .D1(D1), // 1-bit data input (positive edge)
   .D2(D2), // 1-bit data input (negative edge)
   .R(R), // 1-bit reset
   .S(S) // 1-bit set
);

DDR也需要约束啊

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