请教FPGA导入的edf
时间：10-02
整理：3721RD
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我用目的是将用synplify 将design生成edf文件，然后导入virtex6中生成bit file。
其中design里调用了sram IP core，所以我先用ISE生成memory，然后将.v文件放到synplify里面综合出网表。
然后在ISE里调用design wrapper，同时将edf放到工程里。然后在translation options里面设置 sram相应的xco的路径
结果跑出来error
/u0_line_buf' with type 'sram_tp_120x960' could not be resolved. A pin name
misspelling can cause this, a missing edif or ngc file, case mismatch between
the block name and the edif or ngc file name, or the misspelling of a type
name. Symbol 'sram_tp_120x960' is not supported in target 'virtex6'
请问大家，这种情况如何处理?
其中design里调用了sram IP core，所以我先用ISE生成memory，然后将.v文件放到synplify里面综合出网表。
然后在ISE里调用design wrapper，同时将edf放到工程里。然后在translation options里面设置 sram相应的xco的路径
结果跑出来error
/u0_line_buf' with type 'sram_tp_120x960' could not be resolved. A pin name
misspelling can cause this, a missing edif or ngc file, case mismatch between
the block name and the edif or ngc file name, or the misspelling of a type
name. Symbol 'sram_tp_120x960' is not supported in target 'virtex6'
请问大家，这种情况如何处理?
1）synplify中加入设计文件（包括sram_tp_120x960.v），综合出edf文件
2）ISE新建工程，Top-level soure type类型选择EDIF，input design选择1）中的edf，以及ucf
3）Implement Design属性->Translate Properties->Macro Search Path选择sram_tp_120x960.ngc的路径
非常感谢，很好的解决了我的问题
非常感谢，很好的解决了我的问题，我之前没有指定ngc的位置。其中第二步可以不用吧?这个edf只是ISE工程的一个很小的部分，不是top level.