LVDS的输出频率升高，输出频率降低吗？

最近在用CDCE6200时钟芯片，LVDS两路输出，端接电阻100欧一路输出80M，一路输出240M，80M的那路幅度140mVpp,240M的那路只有60mVpp,输出频率变高，幅度会降低吗?资料说LVDS最高是625M,幅度375mVpp。奇怪的是这么低的幅度，后面的接收器件也能正常工作。