modelsim采样问题
时间：10-02
整理：3721RD
点击：
最近遇到了一个很奇怪的问题：always @ (posedge clk or negedge rst_n)
if (！rst_n)
a <= 1'b0;
else if (valid)
a <= 1'b1;
else
a <= 1'b0;
a只有当valid为1时才会赋值为1,也就是说，a为1时，其应该延后valid 1拍的，但是在用modelsim仿真时，a居然与b在同一个时钟被采用，这个问题是什么引起的呢?多谢各位大牛。
if (！rst_n)
a <= 1'b0;
else if (valid)
a <= 1'b1;
else
a <= 1'b0;
a只有当valid为1时才会赋值为1,也就是说，a为1时，其应该延后valid 1拍的，但是在用modelsim仿真时，a居然与b在同一个时钟被采用，这个问题是什么引起的呢?多谢各位大牛。
解决了，在testbench中，需要在assign中加入延时，这个应该是modelsim工具所要求的。
解决了，在testbench中，assign语句加入延时即可，这个应该是modelsim仿真工具所要求的。
testbench里面的assign?
不太懂