求助vivado下如何使用AXI-lite 自定义IP读取slave的数据

http://comm.chinaaet.com/adi/blogdetail/37170.html这篇文章讲了 在vivado下如何创建基于AXI-Lite IP, 可以通过连接Master端，从Master往Slave配置寄存器(写数据), 即把slv_reg寄存器接为输出到要控制的模块中去。
但不知道如何能把slave模块中的值返回到master端中来?
在实例中使用Xilinx zynq系列FPGA，master端是zynq的硬核，已经给slv_reg分配了内存。
如果还是使用AXI-lite协议和这个自定的IP去读取slave的数据, 应该需要给IP增加input信号，然后这个信号连接到什么地方去呢?

看你这个INPUT 信号从哪来的就接到哪去