ISE PAR后Maximum frequency 的问题，求帮助

求助各位高手们，我现在模块逻辑工作的时钟频率为153.6M，这个时钟是由245.76M的时钟输入DCM，然后分频得到。但是我在PAR（ISE版本为14.2）后，给出的Maximum frequency 为144M（减少chipsope信号数量和深度可以提高到170多M），下板(片子为xilinx的K7系列)后抓数据偶尔对偶尔错，请问只是时钟达不到要求的原因吗，如果是我要怎么解决这个问题呢?（ps：原先模块逻辑工作的时钟频率为78M时没出现这种情况，逻辑功能都很正常）

    看你的描述，应该就是时钟达不到要求，寄存器的建立/保持时间不满足造成的。
    解决办法：1.添加时序约束；
                        2.par完成后，查看时序违例的路径；
                        3.可以通过拆分大的组合逻辑，添加流水，寄存器复制降低端口散出等方式优化时序；
   如果造成时序违例的路径是由于Chipscope的深度和宽度，那就只能降低chipscope的采样深度或者采样数据的位宽了。

谢谢高手！我也发现我把chipscope的深度和位宽什么的改小，PAR出来的时钟就上去了。今天还做了个实验，不加cdc，PAR出来的最高频率是660多M，看样子是chipscope的问题了~谢谢啦

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