用altera DDR2 IP进行DDR2读写

时间：10-02 整理：3721RD 点击：

现在初始化ok了，但是local端的各信号时序还是搞不清楚要求，文档讲的不详细，而且跟实际的IP信号又有出入，现在头都大了。哪位大神能共享点verilog例程最好了。
我的应用读写两端各接了一个双时钟FIFO，已经连成环路验证过写入再读出是ok的。现在要在中间插入DDR2，怎么控制它的读写完全没有头绪。
另外，quartus 13的DDR2 IP有问题，初始化不成功，改用9.1的IP就成功了

哪位大神帮个忙，分享下读写代码吧。现在写DDR2一直写不进去。

我不会，帮忙顶起啊，也想知道怎么逻辑怎么控制ddr读写。

quartus 13的DDR2 IP有问题，初始化不成功，改用9.1的IP就成功了
这个怎么换?

不懂帮顶

FIFO的burst length是怎么确定的?

我试出来的,最大可以256个

我最近也在用ddr2去扩展fifo的容量。quartus 13 的ddr ip 可以用的。现在我是2MB的速度读写没问题，一旦速度快了，就挂掉了。在查找问题，目前怀疑是读写之间要间隔一定的时间。

不明觉厉

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