请教分析DC时产生的时序报告

   按我的理解：

如果是分析同时钟域的时序信息，这个是不会有任何影响的。因为大家的时钟都延迟了这么长时间，所以和没延迟一样。
不同的地方在跨时钟域或者输入输出接口，为了使时钟正确采样到信号，这个设置会有很大帮助
望大神补充

没有其它答案了么?

harry_hust  回答是正确的。
至于set_clock_latency 在IO 接口上的约束起到多大作用， 没有试过。

资料不错，好不容易找到的。最近正在研究CIC补偿滤波器，就是全英的，仔细研究去了。