debussy不能载入verilog代码
时间：10-02
整理：3721RD
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新下载的debussy不能载入verilog代码，代码绝对没问题，试了好多个代码都不行，错误提示“*Error* syntax error (expecting keyword 'module', 'macromodule' or 'primitive')”比如用一个最简单的代码载入：
module inv_1(i,o);
input i;
output o;
assign o = ！i;
endmodule
也一样报上面的错误。
求指导。
module inv_1(i,o);
input i;
output o;
assign o = ！i;
endmodule
也一样报上面的错误。
求指导。
是不是软件破解不完全，找破译软件破译就好了！
在CSDN上面下载的，破解程序和安装程序是一起下载的。在家里还能用，在公司下了一个就不能用了。不过还是谢谢了。
怀疑是公司里的防泄密软件或者杀毒软件防火墙之类的东西影响的。
最简单的，把家里的安装程序拷过来
超级给力 正好需要！
同求！
笔误
同求 最后怎么解决的