如何根据伪代码画出正确的datapath和状态图？

自己写verilog代码综合一下就可以了

我根据你的意思，写了个code，仅供参考。另外，其实我对datapath里面"OUT->"不是很理解什么意思。

1. module data_path(
   
2.                                           input wire clk,
   
3.                                           input wire clear,
   
4.                                           output reg [3:0]i,
   
5.                                           output reg [1:0]state);
   
6. 
   
7. parameter state0 = 0;
   
8. parameter state1 = 1;
   
9. parameter state2 = 2;
   
10. parameter state3 = 3;
    
11. 
    
12. reg [1:0] next_state;
    
13.                                           
    
14.         always @ (posedge clk or posedge clear)
    
15.                 begin
    
16.                         if (clear)
    
17.                                 state <= state0;
    
18.                         else
    
19.                                 state <= next_state;
    
20.                 end
    
21. 
    
22.         always @ (posedge clk or posedge clear)
    
23.                 begin
    
24.                         if (clear)
    
25.                                 i <= 0;
    
26.                         else
    
27.                                 i <= (i ！= 10) ? i + 1 : i;
    
28.                 end
    
29.                
    
30.         always @ (state or i)
    
31.                 begin
    
32.                         case (state)
    
33.                                 state0: begin next_state = (i ！= 10) ? state1 : state3; end
    
34.                                 state1: begin next_state = (i ！= 10) ? state2 : state3; end
    
35.                                 state2: begin next_state = (i ！= 10) ? state1 : state3; end
    
36.                                 state3: begin next_state = state3; end
    
37.                         endcase
    
38.                 end
    
39.                
    
40. endmodule                                          

自己写verilog代码综合一下就可以了