微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 请教综合过程遇到的问题

请教综合过程遇到的问题

时间:10-02 整理:3721RD 点击:
在综合时遇到如下问题:Error:./rtl/fifo/dram512.v:317:case inequality(!==) is not supported by synthesis.(VER-190).
从这个问题分析,“!==”此操作符是不能被综合的,但是dram512.v这个模块是一个IP,不是我自已编写的。我该怎么处理呢?求大神指教!在此谢过。

这个是可以综合的。


但是已经报出ERROR了

改成!=



   如果是IP的话,综合用到的文件应该是DB吧,你会不会把ip对应的simulation model给加进来了,这个是不能综合的。
最好贴出错误位置的上下文,有时候不一定是这里的问题。



   嗯,就是你说的这种原因。我把DRAM的仿真模型直接来综合了。已换成DB文件了。谢谢。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top