如何解决VHDL中参数化赋值时非全零问题

signal cntNum:std_logic_vector（length-1 downto 0）;赋值时想赋值为第0位为1，其他位为0，cntNum<=(0=>'1',others=>'0');总是报错：non-locally static or null range choice must be only choice
如图：

请问应怎样解决?

使用generate 语句

conv_std_logic_vector(1,length)