Xilinx FPGA因为congestion跑不完怎么解？

时间：10-02 整理：3721RD 点击：

逻辑规模是ultrascale VU440的40%左右。综合完成，但是mapping一直跑不完，现在估计是congestion问题。report出来很简单，大概知道是哪个模块哪个slice，但是不知道对应的信号和具体逻辑，我们的模块都很大。工具用的是VIVADO。这种情况下怎么办能快点定位问题?Xilinx有没有提供什么工具?多谢

用这么大的器件，原厂应该提供技术支持才对吧

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