DCM时钟驱动下的输出信号的偏移约束

时间：10-02 整理：3721RD 点击：

这两天做时序约束遇到一个关于FPGA偏移约束问题：晶振输入FPGA的时钟 sys_clk 50MHz，经过DCM输出30MHz时钟dcm_clk，dcm_clk驱动信号输出（时钟一块输出），该输出信号进行输出偏移约束，假设参考30MHz时钟时OFFSET的值是15ns，但实际约束是根据sys_clk进行的，则此时OFFSET值应该如何设置?又是根据什么方式变换出这个值的?
虽然如此低频率的设计没有必要加入偏移约束，但是还是想从原理上弄清这个问题，踏实！
相信这个问题很多人肯定也疑惑过或正在纠结中，请不吝赐教！或者分享一个资料看看也行（在xilinx 237文档这timing closure文档中倒也有提及相关的内容，说是可以采用FROM:TO约束或者和上文提及的一样变换约束时间，但都有些含糊，没有说明具体应该怎么去实现），非常感谢！

自己顶一个！