SDRAM反馈时钟
时间：10-02
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SDRAM做反馈时钟的目的是不是让颗粒时钟与FPGA内部控制器时钟同频同相?
有人知道吗
反馈时钟只是PLL需要的吧。
不过输出给SDRAM颗粒的clk和控制器的clk有个相移。目的是保证颗粒能正确采样地址、数据等信号
标题
这两个时钟相位大概差多少比较合适?也就是说pll的输出与输入相位大概差多少?
送给sdram的clk 超前一两个ns
标题
谢谢，祝您新春快乐！请问这个1，2ns，是经验之谈，还是有什么依据呢
看看看！
求解答