求助cadence RTL compiler的问题！
时间：10-02
整理：3721RD
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最近在学习RTL compiler软件的时候，如果用read_hdl命令读取源程序文件，总是默认该源程序是verilog文件，各位大神，如何设置才能认为是vhdl文件呢?
FYI
The syntax shows below
read_hdl -vhdl -top "top_module_name" "file_list"
Ok, very good.
good，thx