AXI3的verilog实现

本人最近时间较多，研究了下axi总线协议，想利用空闲时间完成axi interconnect verilog 实现，希望大家多给些有用的信息。总体来说现在定的interconnect架构是share address bus and mutiple data buses, interconnect分为三个部分：Fabric-Master-Interface， Fabric-Slave-Interface， 和Master-Slave-Interface。  希望大家多多讨论！

貌似xilinx xps中有源码可参考

小弟也在研究这块 这在写代码 不是很明了 一块儿努力

嗯，有什么问题可以一起讨论，目前我想到了较为完全的解决方法，但是感觉不是最优的

fhoiqfipoujwpeih

重点在于提高交换效率，不同的port与多个burst在切换时浪费的时间更少，更多的时间用于传送数据上。比如READY信号，主动方是不需要考虑ready状况就进行传输的，这样能提高效率。
从源端取数据到真正interconnect交换这段时间，可以先将数据预取出来存放好，一旦仲裁轮到时，能马上发送出去，减少valid为低造成的等待延迟。

我想问 代码 在哪?

我在 哈工大深圳研究生学院 读研，做数字IC 这块，也在弄AXI 总线，咱俩能否正常做个朋友，我qq:  712388678   加一个吧

能够分享下 axi 代码?

AXI4是什么东东

我也有再做AXI的設計...可以一起討論..^_^

   正常做个朋友，兄弟用词牛逼啊

AXI这个东西还是 很常用 希望朋友们  多出来交流一下

建議大大可以先找AXI 的spec來看一下說明...AXI 只是一個interface而已....
所以只要遵照規則...就可以跟別人的AXI 來溝通