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FPGA时钟相位约束

时间:10-02 整理:3721RD 点击:
在xinlinx FPGA上,我用一个200m的差分时钟作为输入,使用pll分出一个150m和300m,相位差为0。在实际fpga布局布线中,我怎么在ucf中告诉fpga,在所有的路径中要相位差为0?

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