时钟输入和功能信号输入引脚复用

请教各位大牛，一个模块的信号被时钟输入和功能信号输入复用，综合的时候时序怎么设置?按一般做法，对这个引脚create_clock, 然后设置uncertainty, latency等，需要设input_delay吗?
工具是怎么处理这个引脚的时序的?

没看明白