FPGA综合
时间：10-02
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我现在在做ALTER的FPGA的综合，在request timing工具中，通过图形界来生成约束文件，但奇怪的一点是工程中的一个PLL的时钟没有了，得不到那个PLL的所有时钟，请问哪位大侠知道问题所在?麻烦说一下，谢谢！
Pll输出时钟若未用会被综合掉