FPGA输出的数据要在时钟下沿输出，需要加什么约束喃？
时间：10-02
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FPGA内部正常使用时钟上升沿处理数据。但是输出的数据需要同下沿对齐，以便于对端接收。请教各位，请问需要加上什么约束喃?（PS：我对FPGA约束不熟悉）
可以用下降沿打一拍数据输出 或者 输出时钟反相。
感觉这个不需要加约束，除非跑的速率很快。一般要求下降沿发，那对端十有八九是上升沿收，所以半个周期的时间应该能够满足收端的建立时间和保持时间。
不需要约束。在你的代码中写成时钟下降沿触发就可以了，如 always @（negedge clk or negedge rst）......