DDR3问题求助
时间：10-02
整理：3721RD
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最近测试遇到DDR3仿真问题，求助各位大牛：
1、使用ISE14.7生成MIG 1.9;
2、仿真的TESTBENCH环境基本按照xilinx的TB做的；
3、DDR内部MEMORY的初始化，是直接在TB中写的MODEL中的MEMORY阵列；
4、使用AXI总线读数据时，读到0X100后的数据就变成X了；
5、检查发现model内部的row变为1、memory_index等信号异常；
尝试了很多办法无解，请教做过的各位大侠，谢谢！
1、使用ISE14.7生成MIG 1.9;
2、仿真的TESTBENCH环境基本按照xilinx的TB做的；
3、DDR内部MEMORY的初始化，是直接在TB中写的MODEL中的MEMORY阵列；
4、使用AXI总线读数据时，读到0X100后的数据就变成X了；
5、检查发现model内部的row变为1、memory_index等信号异常；
尝试了很多办法无解，请教做过的各位大侠，谢谢！
是address mapping有问题吗