请问一下大神们，我想用Verilog写个三极管，但是编译老是出现这个错误。

1. module MOS
   
2. (  out,
   
3.         Write_Req,
   
4.         Read_Req);
   
5.    output out;
   
6.         input Write_Req;
   
7.         input Read_Req;
   
8.    wire  Write_Req;
   
9.    wire  Read_Req;
   
10.    wire  conrol;
    
11.    supply1 pwr;
    
12.    assign control =Write_Req && Read_Req;
    
13.    nmos n1(out,pwr,control);
    
14.         endmodule

nmos 是库元件吗? 代码不全看得不清楚！

本来就不可综合。

不可综合

那我想请问他这个语句有什么用呢。这个综合都出错它是用在Modelsim仿真用的还是怎么用的。我不太懂这方面。

感觉是非常特殊的要求 （只有你清楚背景资料）， 不过不可综合。仿真的话，换成
assign out = control ? pwr : 1'bz;