ddr2读写异常

时间：10-02 整理：3721RD 点击：

xilinx的v5fpga，生成ddr2的ip核，带八个独立的16位ddr2基片，八个核的done可以正常抬高，然后用户读写时，其中两个核的32位rd_fifo_out中高八位和次低八位数据错误，与在出有效数据前的值相同，其他六个读写正常。出错的两个基片摘过一片，确认fpga硬件通路正常，换片装焊后错误依旧，现在不知道该往哪里差查了，求高手指点。

这样做的目的是为了什么呢? 这8个ddr2基片是使用同一组地址和控制信号吗? 还是8组独立的控制信号，也就是例化了8次coregen 生成的 ddr2 ctrl core?

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