Vivado和ISE的debug信号

发现了一个很奇怪的现象，用vivado和ISE时都遇到过：
同一个工程，添加一定的debug信号可以通过测试。
然后再多一些debug信号就通不过了，这个比较好理解，debug信号太多会干扰时序。
问题是，把debug信号都去掉，结果也不好。
是不是我写的时序约束有问题啊?基本上都是只添加周期约束，输入输出约束一直不是很明白，也不知道该设置成多少。