modelsim之do文件的简化使用例程说明

由于之前的modelsim之do文件的说明都是比较复杂，适合大工程，比如V6级别的芯片仿真，使用较复杂，想do一个文件可能需要一两天的时间才能do起来的，所以本片就使用do文件来do一个简单的工程，这个工程可能比较小，可能是为了验证一个很简单的功能，使用起来也会更加方便。

1、本工程只有两个v文件，一个是top.v，即测试顶层文件，内部例化了要测试的文件。add.v是测试文件。
2、do文件是简化的do文件，因为工程简单，没有调用过多的激励文件和宏文件，所以整体上看起来比价简单。
3、 do文件如下所示：
set
XILINX_LIB
D:/modeltech_6.6d/xilinx_lib_ise13.4_modelsim6.6d/6.6d/nt
vlib work

#vlog
$INCLUDE
F:/my_designs/SmartLite/test_bench/device/tb_src/device_test_top.v
vlog
F:/wsz/test/20151019/*.v

#vlog
D:/Xilinx/14.5/ISE_DS/ISE/verilog/src/glbl.v
vsim work.top
#vsim
-L $XILINX_LIB/xilinxcorelib_ver \
#
-L $XILINX_LIB/secureip \
#
-L $XILINX_LIB/unisims_ver \
#
-lib work top glbl
add wave -r sim:/top/*
run 40us
4、top.v文件如下所示：

module top(
output
out,
output
reg
clk
);

reg
rst;
initial
begin
clk = 0 ;

rst = 1 ;
#700 ;
rst = 0 ;
#400 ;
rst = 1 ;
end
always #8 clk = ~clk ;
add add(
.in
(clk),
.out
(out)
);

endmodule
5、add文件如下所示：

module add(
input
in,
output
out
);
assign
out=in;
endmodule
欢迎各位的批评指正，和宝贵意见，谢谢

do文件的最新的例子
set                XILINX_LIB                                        D:/modeltech_6.6d/xilinx_lib_ise13.4_modelsim6.6d/6.6d/nt
vlib work

#vlog         $INCLUDE        F:/my_designs/SmartLite/test_bench/device/tb_src/device_test_top.v
vlog        F:/wsz/test/20151020/*.v

vlog        D:/Xilinx/14.5/ISE_DS/ISE/verilog/src/glbl.v
#vsim work.test_top
vsim        -L $XILINX_LIB/xilinxcorelib_ver \
                -L $XILINX_LIB/secureip \
                -L $XILINX_LIB/unisims_ver \
                -lib work test_top glbl
add wave -r sim:/test_top/*

实验表明，如下两点有在仿真上具有相同的功能
vsim work.test_top
与
vsim        -L $XILINX_LIB/xilinxcorelib_ver \
                -L $XILINX_LIB/secureip \
                -L $XILINX_LIB/unisims_ver \
                -lib work test_top glbl