关于时序问题

在设计一个模块的时候，两个寄存器之间用到了booth加法器，中间的组合逻辑延迟6ns多，但是我的系统时钟是400M，我想请教一下，对此路径如何约束?要是约束成多周期，那么如何进行批处理啊?如果不约束成多周期，是否可以指定路径延迟多少呢?这样对设计有何影响?新手忘大神指教。