ISE生成的IP核仿真，fifo

生成ipcore以前可以选择verilog或者是vhdl吧。

   工程设置

生成IP核以后，先添加一个verilog module文件，对FIFO核进行实例化，再添加verilog test module 文件就可以仿真了！

   我设置的工程，但是只能设置生成的fifo.v是v格式的文件，但是tb.vhd是vhd格式的。我的最终目的是仿真xilinx的其他的IP核，特别是复杂的IP核，例如DDR3的mig等大且复杂的核。这些复杂核的激励我不会写，所以看看这写生成核的时候自带的仿真激励能不能用起来。请问想mig这样的大且复杂的核，仿真时候的激励都是你们自己写的吗?

我设置的工程，但是只能设置生成的fifo.v是v格式的文件，但是tb.vhd是vhd格式的。我的最终目的是仿真xilinx的其他的IP核，特别是复杂的IP核，例如DDR3的mig等大且复杂的核。这些复杂核的激励我不会写，所以看看这写生成核的时候自带的仿真激励能不能用起来。请问想mig这样的大且复杂的核，仿真时候的激励都是你们自己写的吗?

mig 有example 的 可以参考下。