altera的lvds差分输出不对称是什么原因？
时间：10-02
整理：3721RD
点击：
因为用到了光模块，采用ALTERA EP4CE10器件LVDS，没有采用它的altlvds，只是约束了一个输出信号为lvds差分信号，大多数情况下输出p和n是对称的，但是通信有误码，抓取发送管脚的波形如图所示，串行数据为25M，周期40ns，从波形上看，不对称已经达到10ns，这个应该是不正常的吧?可能是什么原因导致的?
怎么约束的，伪差分有伪差分的约束和布线要求
我用的是5和6bank的真lvds，直接在管脚属性上约束为LVDS，电平为2.5V，是不是还要加SET_OUTPUT_DELAY约束?
路过看看
25m这么慢，你用假差分也搞定了。
我觉得不应该有你说的这种问题。
很好！谢谢