FPGA设计时，分配引脚输入信号无效怎么办

我把源文件调出来，重新建一个工程还是一样出问题，输入信号没办法出来[img]

我设计时Synplify可以过，translate 是有过，但是有提示Running milestone "Translate" failed，Spreadsheet时，输入信号还是一样调不出来

输入信号全部是 no load，怎么办，求哪位大侠出来解救啊

是不是综合工具的问题?