modelsim对语法检查不严格

我使用modelsim se 10.1c发现对语法检查不严格，具体如下：

使用默认设置新建工程，以下情况没有error or warning：

1）使用了未定义的变量，只在仿真时出现红线

input [D_SIZE:0] i_a;

wire signed [D_SIZE:0] w_a;

assign w_ia = i_a;

2）使用未赋值的变量仿真时出红线

wire signed [D_SIZE:0] w_ib;

wire signed [D_SIZE:0] w_id;

wire signed [D_SIZE:0] w_bd;

assign w_bd = w_ib - w_id;

如何设置才能让modelsim对语法检查更严格，如果modelsim不行，其他什么软件好些，推荐一下?

另一个问题：

Modelsim重新编译和清理工程怎么操作，怎么操作才能确定每次编译都全部重新编译了?

刚接触modelsim，望各位大神多多指教

nLint

仿真编译选项应该是可以配置的，当然一般不会去配置。仿真工具的编译一般设置地较为宽松的。

简单一点的话，也可以用Design Compiler工具，使用check_design命令

关键是你这语法相对于LRM来说是没有问题的，只是设计有问题。

verilog 就是不严格的、随意的语言。 对与单个信号，可以不用定义wire， wire或 reg的定义可以满篇飞 。vhdl严格，哪段是什么非常清楚。