一段简单的程序问题求助
时间：10-02
整理：3721RD
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module aaaaaa #(parameter size=2)（output reg a_gt_b,a_lt_b,a_eq_b,input[size-1:0]a,b);
integer k;
always@(a,b)begin:compare_loop
for(k=size;k>0;k=k-1)begin
if(a[k]！=b[k])begin
a_gt_b=a[k];
a_lt_b=~a[k];
a_eq_b=0;
disable compare_loop;
end
end
a_gt_b=0;
a_lt_b=0;
a_eq_b=1;
end
endmodule
ERROR:HDLCompiler:806 - "H:/isefunction/aaaaaa/aaaaaa.v" Line 21: Syntax error near "�"ERRORrojectMgmt - 1 error(s) found while parsing design hierarchy.21行是第一行，这是语法问题?怎么解决
integer k;
always@(a,b)begin:compare_loop
for(k=size;k>0;k=k-1)begin
if(a[k]！=b[k])begin
a_gt_b=a[k];
a_lt_b=~a[k];
a_eq_b=0;
disable compare_loop;
end
end
a_gt_b=0;
a_lt_b=0;
a_eq_b=1;
end
endmodule
ERROR:HDLCompiler:806 - "H:/isefunction/aaaaaa/aaaaaa.v" Line 21: Syntax error near "�"ERRORrojectMgmt - 1 error(s) found while parsing design hierarchy.21行是第一行，这是语法问题?怎么解决
把output前的（ 改为(。全角字符改为半角。
output reg a_gt_b,a_lt_b,a_eq_b,input[size-1:0]a,b
要么一条一条的都加上output reg和input，要么全部删掉，只留信号名，在下面再声明信号类型