利用FPGA的IP核能分出32M以下的频率吗?
时间:10-02
整理:3721RD
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现在IP核的输入时钟为100M,可以生成的频率范围为32M~100M想请问利用IP核能生成32M以下的时钟频率吗?
谢谢!
谢谢!
直接使用他的PLL IP核的话 应该没有问题
但是不管输入时钟为100M还是50M,输出时钟频率下限都是32M。
