verilog中寄存器问题
时间：10-02
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用verilog写程序定义一个寄存器
reg [1:0] a;
想把两个变量 X，Y 作为寄存器中的两位，不知道如何写了，请大神帮帮忙
reg [1:0] a;
想把两个变量 X，Y 作为寄存器中的两位，不知道如何写了，请大神帮帮忙
assign x = a [ 0 ];
assign y = a [ 1 ];
{x,y}搞定！
正解。