xilinx mmcm的时钟补偿问题

我们知道Xilinx mmcm具有时钟去歪斜的功能，这样输出时钟clkout和输入时钟clkin之间能保持固定的相位关系，比如相位对齐，输出与输入重合。      我想问的是：从时钟输入管脚ccio到mmcm输入端clkin这一段的延迟要不要考虑?ISE在布局布线时有没有对这一段延迟进行补偿?

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  如图所示，一个是V5时钟去歪斜示意图，截自v5用户手册，图中1和2是对齐的，我的理解是补偿了从FPGA时钟输入引脚到dcm的时钟输入引脚之间的延迟；另一个是7系列时钟去歪斜示意图，截自ug472 7 series clock resourcing，图中1和2没有对齐。
    这让我不理解，求大神指导