关于FPGA的LE中的SLOAD端口的疑问，向高手求教

时间：10-02 整理：3721RD 点击：

同样的一段代码，在RTL VIEW中看到的是从REG1到REG2的连线，但是在chip planner中观察到：1.有时候编译后的结果是REG1的输出进入下级LE的LUT的D端然后进入DFF；2.而再编译一次就变成REG1的输出直接进入由SLOAD控制的选择器，然后进入DFF。第一种情况的LUT增加了路径的延时。请问各路大神为什么两次编译中会出现不同的结果?如何控制?

我之前的经验是，如果软件版本不变，设置不变，源文件不变。不管编译多少次，配置文件的内容都是不变的。