求助verilog运算截取表述方式
时间：10-02
整理：3721RD
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verilog或者systemverilog的语法使用:比如说我的地址信号addr[31:0],做一个减法运算后需要截取其中的15:2比特。这个怎么用一个表达式实现?
目标实现：
(addr-32'h12345678)[15:3]
目标是用一个表达式来表述。如果分开的话，我明白可以先给一个变量做减法运算。再用差作为新变量取15:3给addr。
目标实现：
(addr-32'h12345678)[15:3]
目标是用一个表达式来表述。如果分开的话，我明白可以先给一个变量做减法运算。再用差作为新变量取15:3给addr。
verilog应该实现不了吧，除非自己设计一个减法器。
((addr-32'h12345678)>>3)&32‘h00000FFF 不知道可以不
((addr-32'h12345678)>>3)&32‘h00001FFF
addr_tmp = addr - 32'h12345678;
out = addr_tmp[15:3];
这样就可以了
结果的数值对了，数据位宽还是多了。
明白这个写法，目标是一个表达式，不分开写。谢谢。
顶多有几个警告，不影响功能的