静态时序分析在设计中常用吗？

FPGA设计中确实很少用到，一般都是前仿过了，就上板子了。
有经验的的会在place&route做完后看一下静态时序分析报告，但是即便静态时序分析有几个violation，下到板子里面也很有可能没有问题。
下板子出问题了就应该做一下后仿，看静态时序分析报告我觉得对debug作用不大。

必需的，不然你如何知道PR之后的timing满足要求

这样不太合适吧。就算是FPGA，布局布线之后也必须看时序报告的。楼上这位同学可能跑的频率不高，在那种频率上100MHz很容易时序不满足的，万一上板发现问题了，也不知道到底是时序问题还是逻辑功能问题呢。
所以我理解：无论是是ASIC还是FPGA，都必须看STA报告

ASIC 必定要跑的

FPGA和ASIC都必须要看的
做FPGA的时候，有的资源一般最好不要操作85%，时序要跑的比要要求要高一些。不然上板子发现问题的时候，很可能查了一两天都查不出问题所在。
ASIC也是如此。
必须要保持时序是没有问题的，才能进行后续进行测试

不用后防，FPGA来说，看时需分析报告是不可缺少的一个步骤。时序报告不通过（极个别情况除外），肯定会有问题的。对于大的逻辑来说，比如stratix 4，后仿我估计是会相当的满的。
PS：时序问题，还是要在写代码的时候就消除掉

前仿已经保证你的逻辑功能正确了，你所要确定的是时序有没有问题。
只要你的代码规范没有问题，是需要求不是太高，P&R后一般没有问题，所以一般是直接上板子看结果，STA报告最多扫一眼就可以了，不用花费太多的时间在STA报告上，如果上板子不对的话，再去仔细查看STA报告，如果对STA报告中的路径不太确定，最好还是后仿，直接就能看到哪儿出问题了。

必须的，时序满足的前提下才能上板子调试，不然就是无用功

具体看设计中的频率跑到多高，还有所用到的FPGA资源是不是较多，当频率高，占用资源有比较多的情况下，进行P&R就比较困难，可能时序会不满足，下到板上的话会出现不稳定的状态，我遇到过时序不满足，下到板上，复位fpga重新配置，每次出来的结果不一样，又怀疑硬件问题，排查很久，最好跑个时序都能满足的就正常了。

    如果PR之后timing分析报告没有violation，可以扫一眼就直接pass，如果有violation那就得好好分析原因了。Timing不过时反应在板子的问题可是匪夷所思的，那样debug会非常崩溃。总之，不管FPGA、ASIC，STA都是非常重要的。另外，约束的目标频率直接影响PR及STA结果，不要过紧，要视实际情况来。

静态时序分析是必须的，在Quartus II中最好用TimeQuest。

高手您好：
      我刚开始接触对FPGA进行约束，我用的是软件是xilinx10.1ISE，看了很多关于时序方面的书，可是还是不会加载时序约束，不知道您可否指点一下！ 谢谢！ 。我的QQ:531249942

虽然FPGA对于硬件实测前的要求没有ASIC那么高,但是逐渐的来讲掌握STA分析是越来越不可缺少的了,
现在FPGA已经可以进行相对很大的系统设计, 时序分析是必不可少的一环

不一定要看，但是一定要会看。

必须的！

顶一下，学习啦

看篇文章说，在设计低速小规模逻辑的时候，不进行时序约束也能获得正确并且较好的布局布线，是因为逻辑设计较小时，大量的逻辑资源可以被Fitter所使用，较易获得了较好的结果。看来TimeQuest必须学了，总要用到的……

还是看具体的需求吧。比较低端的，时钟不高的就不用了。100M应该算是个分界线了

非用不可, 直接測試會有盲點.

这个要看的吧。
至少对逻辑可以运行的最高频率心中有数啊。