怎么加时序约束啊？

1，时序约束是在设计的什么阶段添加的?（综合前 or 综合后）,（综合都没综合，要约束的instance叫什么名字怎么知道呢?）2，时序约束是加在从clk到setup的路径上，还是加在一组寄存器上呢?（好像应该加在一个时钟上吧---但是我没看到相关语法啊）,
3，有“为关键路径添加约束”的说法吗?（有点乱）

综合(Synthesize)之后加上约束的

1.时序约束在综合阶段进行添加，综合时会根据设计者添加的约束对cell的选取进行时序和面积的权衡，综合工具还会利用库里的模型计算每条路径的延时
2.时序约束是加在前一级触发器的时钟端到下一级触发器的数据端（每条可能的路径），只有两级触发器的时钟具有相位可控的关系（时钟相同或分频自同一时钟）才有添加时序约束的可能和意义，所以对于完全异步的时钟应设置false path
3.前一级触发器的时钟端到下一级触发器的数据端会存在很多可能的路径（包括之间组合电路的不同通路和上升/下降时间的不同组合），综合工具会找到其中最大延时和最小延时的路径进行分析，这就是关键路径。其中最大延时路径用于分析setup时间，最小延时路径用于分析hold时间

   额，是在“综合前” 还是 在 “综合后，实现前”?

    综合前吧。综合是生成门级网表的过程，你要加入一定的约束才能使得综合器选择合适的标准单元。
    综合器会根据你的约束来确定需要采用的门的各种数据，比如扇出能力。你用5ns的时序约束和用50ns的时序约束出来的网表一般都不一样。

那肯定是综合前啊，综合就是依据约束来做的。所谓综合就是工具按照你所提出的约束要求来优化你的设计。没有约束，你的综合相当于空载。

一般综合后，但综合前也可以加