两个按钮来加减同个变量的问题！到底错在哪？

1. module x1121_chip( U,  d ,Code_A,RESET);
   
2. 
   
3. input  U,  d;
   
4. input RESET;      
   
5. output  [1:4]Code_A;
   
6. reg [1:4]A;
   
7. 
   
8.    always@(posedge  U,posedge  d, posedge RESET ) // the block of A
   
9.         begin //the number will be up_overflow and auto become 0;
   
10.           if(RESET)
    
11.              A=8;                                    
    
12.          else  if(U)  
    
13.              A=A+1;  
    
14.          else  
    
15.              A=A-1;           
    
16.          end
    
17. 
    
18. assign Code_A=A;
    
19. endmodule

  
有哪位可以解救下的嘛

posedge  U,posedge  d, posedge RESET

我的天啊！还是回去看看verilog书吧，版上大牛是不屑于给你指出问题的～

你这个逻辑写得太不规范了