听说很有航天院所，不让用verilog设计？求解答

    确实有，事实上VHDL的规则确实比Verilog严谨的多，可以避免很多低级编码上的低级错误。而严谨的规则带来的就是灵活性的下降，verilog之所以这么受欢迎就是因为其代码风格的灵活性以及用于仿真的大量库函数和任务，而且更贴近c的表达方式。
   其实用哪种语言在乎自己的习惯，只是一种表达工具而已，关键还是方案架构设计。研究所使用VHDL只是他们习惯了，就FPGA设计本身来说，没什么影响。
   如果你学会了一种，熟悉另外一种是很快的。

    同意
    我之前也用了3年的VHDL，后来到现在这家公司才换的verilog。
    就语法严谨性来讲，VHDL确实比verilog要好，很多低级语法错误verilog是不会报错的。
    举个例子：assign rgb_raw[31:0] = {r_raw[7:0],g_raw[7:0],b_raw[7:0]};
    左右两边的位宽不一致，verilog会自动把高位补零。而相同的VHDL语法就会报错。
    verilog的优势在于代码灵活，几行语句就能实现VHDL好多行的功能。
    例如：assign res_and = &test_reg[7:0];
    是将右边的所有bit相与的值赋给左边。但是VHDL没有这样的运算符。
    然而，一个公司使用verilog或者VHDL多数是习惯的延续，其他同事都用VHDL，难道你会用verilog。
    像航天院所这种单位，搞FPGA的历史可能比较久，VHDL可能从一开始就是编程语言。

确实有，但是也没绝对的禁止。
但是为了减少麻烦，基本上都改成 vhdl了。

多谢前辈教诲~

额，听说从VHDL到verilog过渡只需要几天。语言不是问题，关键在思想。

我不是在研究所里面的，但会跟这些单位有接触，以我自己的浅见，这些研究所要求用VHDL，只是一个习惯而已，其实他们的编码风格说实话，不咋地。我前一家公司有个经理就是从航天的所里面出来的，也是用VHDL，也宣称VHDL多么严谨，但他在实际的RTL编写时，连RECORD这样奇葩的编码方式都用上了，你说他严谨不?

南京的8511也是用的VHDL

我还见过研究所的人用Q II的原理图形式生生做完一个工程

实际上，如果觉得verilog不严格的化，可以使用更为严格的检测命令，
实际上是一样

好傻的想法，verilog和vhdl同为IEEE标准

systemverilog 的语法也是很严格的。而且还有lint tool。

systemverilog 设计和验证都有.

systemverilog感觉是综合了verilog和VHDL的优点，借鉴各种语言……

systemverilog 不错，大部分软件Q2，能编译 就用这个  最好

sv可综合的子集不明确吧?