请教modelsim se 仿真vqm文件报警报错信息

时间：10-02 整理：3721RD 点击：

仿真了一vqm文件。现象是，报了非常多的warnings，但是没有看到报error，但是最后显示的是Error loading design。报警大致是因为例化cycloneii_lcell_comb时缺少引脚连接，比如cin和cout等。查看库中cycloneii_lcell_comb有6个IO，实例化时用到了4个，两个没有用到。如图。但这些貌似都是warning，不是致命错误，为什么最后不能仿真呢? 看到有说把PC虚拟内存调大些，也调了，还是不可以会是什么原因呢?

上一篇：难道是论文错了？国内论文啊！
下一篇：设计spi从接口电路，每次读操作（支持单次和burst）都会多读一次，求帮忙！

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器