FPGA与SSRAM接口的时序约束请教

我有一个设计，altera fpga与cypress的ssram接口，ssram的速度等级是167Mhz的，fpga与ssram之间设计工作频率为160Mhz，如何进行这个接口的时序约束?请有经验的大侠指点一下。这个接口在调试时还需要注意啥?

建议先分析一下时序，看看ssram和fpga接口分别对建立保持时间的要求，然后找出margin最大的数据传输方式。