FPGA 全局时钟 问题！ORZ..........

各位大神，请教一个关于FPGA时钟的问题，
我们项目需要使用100MHZ和400MHZ的时钟，其中100MHZ是系统时钟，需要是全局时钟，400MHZ只是驱动DA模块。
开始我们项目的100MHZ的时钟是由MMCM核产生的，可以综合编译，而且很快，生成bit文件大约3个小时，但是MMCM产生的时钟质量不好，存在抖动，所以使用BUFR+BUFG模块来产生100MHZ的时钟，时钟质量是可以的，但是map的时候很慢，请问各位大神：
1.BUFR+BUFG模块可以作为全局时钟吗?
2.有什么可以改进的方法，让map更快?
多谢各位！

经过BUFG之后走的是全局时钟网路，能够驱动全局（也就是我们说的全局时钟），经过BUFR之后，只能驱动特定区域的逻辑，你用MMCM核产生100Mhz的时钟，然后让其经过BUFG，这样产生的时钟质量应该是可以的！

mmcm里面已经用bufg了，IBUFDS+BUFG试试吧