标准单元库verilog仿真模型

时间：10-02 整理：3721RD 点击：

标准单元库verilog仿真模型
请问ncx生成的standard cell lib文件，用来生成标准单元的verilog仿真模型，我用Library Compiler 的write_lib -format verilog命令转出来的verilog仿真库功能都没错，可是delay time都和lib文件里不同，不管什么cell，什么驱动能力，延时都是0.01

那是仿真模型，随便设置多少都可以，后端工具用LIB文件抽取sdf，然后反标注到仿真模型上（specify block），这就是后仿

学习了

问题是现在不想它是一个随便的值，需要这个仿真单元库里的延时参数是和lib里的参数对应的，不做后仿，仅仅是网表的功能仿真，想要用做lib是仿出来的那些cell delay

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