请教xilinx DDR3 MIG 控制内核代码的问题

时间：10-02 整理：3721RD 点击：

现到手的是vc709的开发板，要求修改mig控制器，一个mig控制两个dimm条，我是这么做的：地址线，数据线共用，CS信号分开用来控制两根DIMM条，CS信号的产生相当于地址的最高位，当地址最高位为0时，第一个dimm条有效，cs1拉低，cs2拉高，地址最高位为1时，cs1拉高，cs2拉低。但是考虑到自动刷新问题，当DDR3处于refresh状态时，CS1，CS2需同时拉低，研究了下MIG核的RTL代码，硬是没找到主状态机在哪，求各位解答，不甚感激！

我做过spartan6的ddr3控制器，控制器里面的逻辑是看不到的

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