输入端口分别经过两个时钟域，应该如何进行DC约束呢
时间：10-02
整理：3721RD
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如果design中的一个input port 在电路中前后分别给两个时钟域发送数据，应该如何处理呢?我是按照下面这种做法设置的：
set_input_delay 10 -clock clk1 “data_in”
set_input_delay 20 -clock clk2 “data_in”
但是这样compile之后，用report timing path 好像说第一个没有约束，之后第二个的timing，但是电路中确实这个两个路径都是存在的，感觉好像第二条命令把第一条命令覆盖了，不知道应该如何约束?求大神帮助
set_input_delay 10 -clock clk1 “data_in”
set_input_delay 20 -clock clk2 “data_in”
但是这样compile之后，用report timing path 好像说第一个没有约束，之后第二个的timing，但是电路中确实这个两个路径都是存在的，感觉好像第二条命令把第一条命令覆盖了，不知道应该如何约束?求大神帮助
顶一个
第二句再加个-add
#3 正解！
set_input_delay 10 -clock clk1 “data_in”
set_input_delay 20 -clock clk2 “data_in” -add_delay