综合时clock gate扇出太大导致violation

在综合的时候将clock设置为ideal，为了降低功耗，让DC工具自动插入clock gate，如下图

gate信号是由寄存器控制的，由于gate_s信号不是ideal的，这里就DC就会检查这个或门的timing，那clkg的扇出很大的话，这个或门所需要的timing也就相应的会很大，那么violation也就出现了。请问这种情况该如何解决，麻烦高手给点指导

为何不用Lib里的Clock Gating Latch来搭?
艺高人胆大啊。

1,如果库里有gate clock cell，就不要自己搭
2,如果库里没有，自己搭的话，应该在FF后面也创建ideal clock吧

    支持

generate_clock

如果自己搭clock_gate电路，建议用门级写，综合时设成doutouch，就可以了