求教，程序烧进FPGA开发板里工作正常，可是为啥综合后仿没有输出
时间：10-02
整理：3721RD
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FPGA用的xilinx的Spartan6—lx45，把代码综合布局布线后，生成了bit文件烧进开发板里，程序工作完全正常，之前的功能仿真也没有问题。可是综合后仿真或者布线后仿真输出波形不对，其中三个输出一直低电平（本来应该有高低变化的）。无论是用ISE的仿真工具还是modelsim都是这样。请问高手咋回事啊?
自己先顶一个
这种问题应该比较好查
lz看下时钟正常吗?各种使能信号（reset之类的）正常吗?
测试激励是否正确
可是功能仿真都是正确的啊，前仿和后仿都用的同一个激励文件啊，时钟复位信号也都正常，为啥综合后仿就不行了呢，板子上可以跑
前方和后仿用的同一个激励文件，前功能仿真都是正确的，激励文件应该是对的吧
不过是仿真库加错了吧
逐步定位吧
看看复位信号是否对
reset給反了
难道后仿真的reset信号要和前仿真的reset信号相反，我前仿就用的高电平复位，功能正常。而且我照您说的把后仿的reset信号变成低电平有效，还是不行
这种情况我也遇到。
并且有的核压根就不能后仿。
这个问题比较难查。
可能是生成的寄存器延时模型与实际不符合，可以具体分析或追溯有问题信号的相关信号